Intel制程和封装4大突破:封装吞吐量提升100倍

 人参与 | 时间:2024-12-25 23:15:11

12月8日消息,制装吞最新一届IEEE国际电子器件会议IEDM 2024上,程和Intel代工展示了四大半导体制程工艺突破,封装涵盖新材料、大突异构封装、破封全环绕栅极(GAA)等领域。吐量提升

目前,制装吞Intel正在持续推进四年五个工艺节点的程和计划,计划到2030年在单个芯片上封装1万亿个晶体管,封装因此先进的大突晶体管技术、缩微技术、破封互连技术、吐量提升封装技术都至关重要。制装吞

Intel制程和封装4大突破:封装吞吐量提升100倍

Intel代工此番公布的程和四大突破包括:

1、减成法钌互连技术

该技术采用了钌这种替代性的封装新型金属化材料,同时利用薄膜电阻率(thin film resistivity)、空气间隙(airgap),Intel代工在互连微缩方面实现了重大进步,具备可行性,可投入量产,而且具备成本效益。

引入空气间隙后,不再需要通孔周围昂贵的光刻空气间隙区域,也可以避免使用选择性蚀刻的自对准通孔(self-aligned via)。

在间距小于或等于25纳米时,采用减成法钌互连技术实现的空气间隙,可以使线间电容最高降低25%,从而替代铜镶嵌工艺的优势。

该技术有望在Intel代工的未来制程节点中得以应用。

2、选择性层转移(SLT)

一种异构集成解决方案,能够以更高的灵活性集成超薄芯粒(chiplet),对比传统的芯片到晶圆键合(chip-to-wafer bonding)技术,能大大缩小芯片尺寸,提高纵横比,尤其是可以芯片封装中将吞吐量提升高达100倍,进而实现超快速的芯片间封装。

这项技术还带来了更高的功能密度,再结合混合键合(hybrid bonding)或融合键合(fusion bonding)工艺,封装来自不同晶圆的芯粒。

3、硅基RibbonFET CMOS晶体管

为了进一步缩小RibbonFET GAA晶体管,Intel代工展示了栅极长度为6纳米的硅基RibbonFET CMOS晶体管。

它在大幅缩短栅极长度、减少沟道厚度的同时,对短沟道效应的抑制和性能也达到了业界领先水平。

它为进一步缩短栅极长度铺平了道路,而这正是摩尔定律的关键基石之一。

4、用于微缩的2D GAA晶体管的栅氧化层

为了在CFET(互补场效应晶体管)之外进一步加速GAA技术创新,Intel代工展示了在2D GAA NMOS(N 型金属氧化物半导体)和PMOS(P 型金属氧化物半导体)晶体管制造方面的研究。

该技术侧重于栅氧化层模块的研发,将晶体管的栅极长度缩小到了30纳米。

同时,2D TMD(过渡金属二硫化物)研究也取得了新进展,未来有望在先进晶体管工艺中替代硅。

此外值得一提的是,Intel代工还在300毫米GaN(氮化镓)方面持续推进开拓性的研究。

Intel代工在300毫米GaN-on-TRSOI(富陷阱绝缘体上硅)衬底上,制造了业界领先的高性能微缩增强型GaN MOSHEMT(金属氧化物半导体高电子迁移率晶体管),可以减少信号损失,提高信号线性度和基于衬底背部处理的先进集成方案。

顶: 1118踩: 8